//Copyright 1986-2018 Xilinx, Inc. All Rights Reserved.
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//Tool Version: Vivado v.2018.3 (win64) Build 2405991 Thu Dec  6 23:38:27 MST 2018
//Date        : Sun May 15 23:33:10 2022
//Host        : LAPTOP-HIISQR2U running 64-bit major release  (build 9200)
//Command     : generate_target EBAZ4205_wrapper.bd
//Design      : EBAZ4205_wrapper
//Purpose     : IP block netlist
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`timescale 1 ps / 1 ps

module EBAZ4205_wrapper
   (DDR_addr,
    DDR_ba,
    DDR_cas_n,
    DDR_ck_n,
    DDR_ck_p,
    DDR_cke,
    DDR_cs_n,
    DDR_dm,
    DDR_dq,
    DDR_dqs_n,
    DDR_dqs_p,
    DDR_odt,
    DDR_ras_n,
    DDR_reset_n,
    DDR_we_n,
    ENET0_GMII_RXD_0,
    ENET0_GMII_RX_CLK_0,
    ENET0_GMII_RX_DV_0,
    ENET0_GMII_TXD_0,
    ENET0_GMII_TX_CLK_0,
    ENET0_GMII_TX_EN_0,
    FIXED_IO_ddr_vrn,
    FIXED_IO_ddr_vrp,
    FIXED_IO_mio,
    FIXED_IO_ps_clk,
    FIXED_IO_ps_porb,
    FIXED_IO_ps_srstb,
    GPIO_EMIO_tri_io,
    IIC_1_0_scl_io,
    IIC_1_0_sda_io,
    MDIO_ETHERNET_0_0_mdc,
    MDIO_ETHERNET_0_0_mdio_io,
    SPI0_MOSI_O_0,
    SPI0_SCLK_O_0,
    UART_0_0_rxd,
    UART_0_0_txd,
    pwm_0);
  inout [14:0]DDR_addr;
  inout [2:0]DDR_ba;
  inout DDR_cas_n;
  inout DDR_ck_n;
  inout DDR_ck_p;
  inout DDR_cke;
  inout DDR_cs_n;
  inout [3:0]DDR_dm;
  inout [31:0]DDR_dq;
  inout [3:0]DDR_dqs_n;
  inout [3:0]DDR_dqs_p;
  inout DDR_odt;
  inout DDR_ras_n;
  inout DDR_reset_n;
  inout DDR_we_n;
  input [3:0]ENET0_GMII_RXD_0;
  input ENET0_GMII_RX_CLK_0;
  input ENET0_GMII_RX_DV_0;
  output [3:0]ENET0_GMII_TXD_0;
  input ENET0_GMII_TX_CLK_0;
  output [0:0]ENET0_GMII_TX_EN_0;
  inout FIXED_IO_ddr_vrn;
  inout FIXED_IO_ddr_vrp;
  inout [53:0]FIXED_IO_mio;
  inout FIXED_IO_ps_clk;
  inout FIXED_IO_ps_porb;
  inout FIXED_IO_ps_srstb;
  inout [12:0]GPIO_EMIO_tri_io;
  inout IIC_1_0_scl_io;
  inout IIC_1_0_sda_io;
  output MDIO_ETHERNET_0_0_mdc;
  inout MDIO_ETHERNET_0_0_mdio_io;
  output SPI0_MOSI_O_0;
  output SPI0_SCLK_O_0;
  input UART_0_0_rxd;
  output UART_0_0_txd;
  output pwm_0;

  wire [14:0]DDR_addr;
  wire [2:0]DDR_ba;
  wire DDR_cas_n;
  wire DDR_ck_n;
  wire DDR_ck_p;
  wire DDR_cke;
  wire DDR_cs_n;
  wire [3:0]DDR_dm;
  wire [31:0]DDR_dq;
  wire [3:0]DDR_dqs_n;
  wire [3:0]DDR_dqs_p;
  wire DDR_odt;
  wire DDR_ras_n;
  wire DDR_reset_n;
  wire DDR_we_n;
  wire [3:0]ENET0_GMII_RXD_0;
  wire ENET0_GMII_RX_CLK_0;
  wire ENET0_GMII_RX_DV_0;
  wire [3:0]ENET0_GMII_TXD_0;
  wire ENET0_GMII_TX_CLK_0;
  wire [0:0]ENET0_GMII_TX_EN_0;
  wire FIXED_IO_ddr_vrn;
  wire FIXED_IO_ddr_vrp;
  wire [53:0]FIXED_IO_mio;
  wire FIXED_IO_ps_clk;
  wire FIXED_IO_ps_porb;
  wire FIXED_IO_ps_srstb;
  wire [0:0]GPIO_EMIO_tri_i_0;
  wire [1:1]GPIO_EMIO_tri_i_1;
  wire [10:10]GPIO_EMIO_tri_i_10;
  wire [11:11]GPIO_EMIO_tri_i_11;
  wire [12:12]GPIO_EMIO_tri_i_12;
  wire [2:2]GPIO_EMIO_tri_i_2;
  wire [3:3]GPIO_EMIO_tri_i_3;
  wire [4:4]GPIO_EMIO_tri_i_4;
  wire [5:5]GPIO_EMIO_tri_i_5;
  wire [6:6]GPIO_EMIO_tri_i_6;
  wire [7:7]GPIO_EMIO_tri_i_7;
  wire [8:8]GPIO_EMIO_tri_i_8;
  wire [9:9]GPIO_EMIO_tri_i_9;
  wire [0:0]GPIO_EMIO_tri_io_0;
  wire [1:1]GPIO_EMIO_tri_io_1;
  wire [10:10]GPIO_EMIO_tri_io_10;
  wire [11:11]GPIO_EMIO_tri_io_11;
  wire [12:12]GPIO_EMIO_tri_io_12;
  wire [2:2]GPIO_EMIO_tri_io_2;
  wire [3:3]GPIO_EMIO_tri_io_3;
  wire [4:4]GPIO_EMIO_tri_io_4;
  wire [5:5]GPIO_EMIO_tri_io_5;
  wire [6:6]GPIO_EMIO_tri_io_6;
  wire [7:7]GPIO_EMIO_tri_io_7;
  wire [8:8]GPIO_EMIO_tri_io_8;
  wire [9:9]GPIO_EMIO_tri_io_9;
  wire [0:0]GPIO_EMIO_tri_o_0;
  wire [1:1]GPIO_EMIO_tri_o_1;
  wire [10:10]GPIO_EMIO_tri_o_10;
  wire [11:11]GPIO_EMIO_tri_o_11;
  wire [12:12]GPIO_EMIO_tri_o_12;
  wire [2:2]GPIO_EMIO_tri_o_2;
  wire [3:3]GPIO_EMIO_tri_o_3;
  wire [4:4]GPIO_EMIO_tri_o_4;
  wire [5:5]GPIO_EMIO_tri_o_5;
  wire [6:6]GPIO_EMIO_tri_o_6;
  wire [7:7]GPIO_EMIO_tri_o_7;
  wire [8:8]GPIO_EMIO_tri_o_8;
  wire [9:9]GPIO_EMIO_tri_o_9;
  wire [0:0]GPIO_EMIO_tri_t_0;
  wire [1:1]GPIO_EMIO_tri_t_1;
  wire [10:10]GPIO_EMIO_tri_t_10;
  wire [11:11]GPIO_EMIO_tri_t_11;
  wire [12:12]GPIO_EMIO_tri_t_12;
  wire [2:2]GPIO_EMIO_tri_t_2;
  wire [3:3]GPIO_EMIO_tri_t_3;
  wire [4:4]GPIO_EMIO_tri_t_4;
  wire [5:5]GPIO_EMIO_tri_t_5;
  wire [6:6]GPIO_EMIO_tri_t_6;
  wire [7:7]GPIO_EMIO_tri_t_7;
  wire [8:8]GPIO_EMIO_tri_t_8;
  wire [9:9]GPIO_EMIO_tri_t_9;
  wire IIC_1_0_scl_i;
  wire IIC_1_0_scl_io;
  wire IIC_1_0_scl_o;
  wire IIC_1_0_scl_t;
  wire IIC_1_0_sda_i;
  wire IIC_1_0_sda_io;
  wire IIC_1_0_sda_o;
  wire IIC_1_0_sda_t;
  wire MDIO_ETHERNET_0_0_mdc;
  wire MDIO_ETHERNET_0_0_mdio_i;
  wire MDIO_ETHERNET_0_0_mdio_io;
  wire MDIO_ETHERNET_0_0_mdio_o;
  wire MDIO_ETHERNET_0_0_mdio_t;
  wire SPI0_MOSI_O_0;
  wire SPI0_SCLK_O_0;
  wire UART_0_0_rxd;
  wire UART_0_0_txd;
  wire pwm_0;

  EBAZ4205 EBAZ4205_i
       (.DDR_addr(DDR_addr),
        .DDR_ba(DDR_ba),
        .DDR_cas_n(DDR_cas_n),
        .DDR_ck_n(DDR_ck_n),
        .DDR_ck_p(DDR_ck_p),
        .DDR_cke(DDR_cke),
        .DDR_cs_n(DDR_cs_n),
        .DDR_dm(DDR_dm),
        .DDR_dq(DDR_dq),
        .DDR_dqs_n(DDR_dqs_n),
        .DDR_dqs_p(DDR_dqs_p),
        .DDR_odt(DDR_odt),
        .DDR_ras_n(DDR_ras_n),
        .DDR_reset_n(DDR_reset_n),
        .DDR_we_n(DDR_we_n),
        .ENET0_GMII_RXD_0(ENET0_GMII_RXD_0),
        .ENET0_GMII_RX_CLK_0(ENET0_GMII_RX_CLK_0),
        .ENET0_GMII_RX_DV_0(ENET0_GMII_RX_DV_0),
        .ENET0_GMII_TXD_0(ENET0_GMII_TXD_0),
        .ENET0_GMII_TX_CLK_0(ENET0_GMII_TX_CLK_0),
        .ENET0_GMII_TX_EN_0(ENET0_GMII_TX_EN_0),
        .FIXED_IO_ddr_vrn(FIXED_IO_ddr_vrn),
        .FIXED_IO_ddr_vrp(FIXED_IO_ddr_vrp),
        .FIXED_IO_mio(FIXED_IO_mio),
        .FIXED_IO_ps_clk(FIXED_IO_ps_clk),
        .FIXED_IO_ps_porb(FIXED_IO_ps_porb),
        .FIXED_IO_ps_srstb(FIXED_IO_ps_srstb),
        .GPIO_EMIO_tri_i({GPIO_EMIO_tri_i_12,GPIO_EMIO_tri_i_11,GPIO_EMIO_tri_i_10,GPIO_EMIO_tri_i_9,GPIO_EMIO_tri_i_8,GPIO_EMIO_tri_i_7,GPIO_EMIO_tri_i_6,GPIO_EMIO_tri_i_5,GPIO_EMIO_tri_i_4,GPIO_EMIO_tri_i_3,GPIO_EMIO_tri_i_2,GPIO_EMIO_tri_i_1,GPIO_EMIO_tri_i_0}),
        .GPIO_EMIO_tri_o({GPIO_EMIO_tri_o_12,GPIO_EMIO_tri_o_11,GPIO_EMIO_tri_o_10,GPIO_EMIO_tri_o_9,GPIO_EMIO_tri_o_8,GPIO_EMIO_tri_o_7,GPIO_EMIO_tri_o_6,GPIO_EMIO_tri_o_5,GPIO_EMIO_tri_o_4,GPIO_EMIO_tri_o_3,GPIO_EMIO_tri_o_2,GPIO_EMIO_tri_o_1,GPIO_EMIO_tri_o_0}),
        .GPIO_EMIO_tri_t({GPIO_EMIO_tri_t_12,GPIO_EMIO_tri_t_11,GPIO_EMIO_tri_t_10,GPIO_EMIO_tri_t_9,GPIO_EMIO_tri_t_8,GPIO_EMIO_tri_t_7,GPIO_EMIO_tri_t_6,GPIO_EMIO_tri_t_5,GPIO_EMIO_tri_t_4,GPIO_EMIO_tri_t_3,GPIO_EMIO_tri_t_2,GPIO_EMIO_tri_t_1,GPIO_EMIO_tri_t_0}),
        .IIC_1_0_scl_i(IIC_1_0_scl_i),
        .IIC_1_0_scl_o(IIC_1_0_scl_o),
        .IIC_1_0_scl_t(IIC_1_0_scl_t),
        .IIC_1_0_sda_i(IIC_1_0_sda_i),
        .IIC_1_0_sda_o(IIC_1_0_sda_o),
        .IIC_1_0_sda_t(IIC_1_0_sda_t),
        .MDIO_ETHERNET_0_0_mdc(MDIO_ETHERNET_0_0_mdc),
        .MDIO_ETHERNET_0_0_mdio_i(MDIO_ETHERNET_0_0_mdio_i),
        .MDIO_ETHERNET_0_0_mdio_o(MDIO_ETHERNET_0_0_mdio_o),
        .MDIO_ETHERNET_0_0_mdio_t(MDIO_ETHERNET_0_0_mdio_t),
        .SPI0_MOSI_O_0(SPI0_MOSI_O_0),
        .SPI0_SCLK_O_0(SPI0_SCLK_O_0),
        .UART_0_0_rxd(UART_0_0_rxd),
        .UART_0_0_txd(UART_0_0_txd),
        .pwm_0(pwm_0));
  IOBUF GPIO_EMIO_tri_iobuf_0
       (.I(GPIO_EMIO_tri_o_0),
        .IO(GPIO_EMIO_tri_io[0]),
        .O(GPIO_EMIO_tri_i_0),
        .T(GPIO_EMIO_tri_t_0));
  IOBUF GPIO_EMIO_tri_iobuf_1
       (.I(GPIO_EMIO_tri_o_1),
        .IO(GPIO_EMIO_tri_io[1]),
        .O(GPIO_EMIO_tri_i_1),
        .T(GPIO_EMIO_tri_t_1));
  IOBUF GPIO_EMIO_tri_iobuf_10
       (.I(GPIO_EMIO_tri_o_10),
        .IO(GPIO_EMIO_tri_io[10]),
        .O(GPIO_EMIO_tri_i_10),
        .T(GPIO_EMIO_tri_t_10));
  IOBUF GPIO_EMIO_tri_iobuf_11
       (.I(GPIO_EMIO_tri_o_11),
        .IO(GPIO_EMIO_tri_io[11]),
        .O(GPIO_EMIO_tri_i_11),
        .T(GPIO_EMIO_tri_t_11));
  IOBUF GPIO_EMIO_tri_iobuf_12
       (.I(GPIO_EMIO_tri_o_12),
        .IO(GPIO_EMIO_tri_io[12]),
        .O(GPIO_EMIO_tri_i_12),
        .T(GPIO_EMIO_tri_t_12));
  IOBUF GPIO_EMIO_tri_iobuf_2
       (.I(GPIO_EMIO_tri_o_2),
        .IO(GPIO_EMIO_tri_io[2]),
        .O(GPIO_EMIO_tri_i_2),
        .T(GPIO_EMIO_tri_t_2));
  IOBUF GPIO_EMIO_tri_iobuf_3
       (.I(GPIO_EMIO_tri_o_3),
        .IO(GPIO_EMIO_tri_io[3]),
        .O(GPIO_EMIO_tri_i_3),
        .T(GPIO_EMIO_tri_t_3));
  IOBUF GPIO_EMIO_tri_iobuf_4
       (.I(GPIO_EMIO_tri_o_4),
        .IO(GPIO_EMIO_tri_io[4]),
        .O(GPIO_EMIO_tri_i_4),
        .T(GPIO_EMIO_tri_t_4));
  IOBUF GPIO_EMIO_tri_iobuf_5
       (.I(GPIO_EMIO_tri_o_5),
        .IO(GPIO_EMIO_tri_io[5]),
        .O(GPIO_EMIO_tri_i_5),
        .T(GPIO_EMIO_tri_t_5));
  IOBUF GPIO_EMIO_tri_iobuf_6
       (.I(GPIO_EMIO_tri_o_6),
        .IO(GPIO_EMIO_tri_io[6]),
        .O(GPIO_EMIO_tri_i_6),
        .T(GPIO_EMIO_tri_t_6));
  IOBUF GPIO_EMIO_tri_iobuf_7
       (.I(GPIO_EMIO_tri_o_7),
        .IO(GPIO_EMIO_tri_io[7]),
        .O(GPIO_EMIO_tri_i_7),
        .T(GPIO_EMIO_tri_t_7));
  IOBUF GPIO_EMIO_tri_iobuf_8
       (.I(GPIO_EMIO_tri_o_8),
        .IO(GPIO_EMIO_tri_io[8]),
        .O(GPIO_EMIO_tri_i_8),
        .T(GPIO_EMIO_tri_t_8));
  IOBUF GPIO_EMIO_tri_iobuf_9
       (.I(GPIO_EMIO_tri_o_9),
        .IO(GPIO_EMIO_tri_io[9]),
        .O(GPIO_EMIO_tri_i_9),
        .T(GPIO_EMIO_tri_t_9));
  IOBUF IIC_1_0_scl_iobuf
       (.I(IIC_1_0_scl_o),
        .IO(IIC_1_0_scl_io),
        .O(IIC_1_0_scl_i),
        .T(IIC_1_0_scl_t));
  IOBUF IIC_1_0_sda_iobuf
       (.I(IIC_1_0_sda_o),
        .IO(IIC_1_0_sda_io),
        .O(IIC_1_0_sda_i),
        .T(IIC_1_0_sda_t));
  IOBUF MDIO_ETHERNET_0_0_mdio_iobuf
       (.I(MDIO_ETHERNET_0_0_mdio_o),
        .IO(MDIO_ETHERNET_0_0_mdio_io),
        .O(MDIO_ETHERNET_0_0_mdio_i),
        .T(MDIO_ETHERNET_0_0_mdio_t));
endmodule
